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当前位置：可减少高频系统EMI的低噪声10纳秒触发控制电路设计
对于抑制噪声、减小EMI，可以通过改进电源方案、降低电源噪声、优化时钟方案、正确产生逻辑信号，以及设计接口电路和信号线连接部分。
本文将阐述如何通过上述方案减小高频系统控制电路产生的噪声以提高系统性能。
对于实现10纳秒触发控制电路这一基本功能并不是一件难事，但是对于某些领域，会有一些特殊的要求，要想完全达到指标，对电磁兼容性有很高要求。
本文提出的设计应用于对高频电路的控制，可实现对系统无射频干扰，传输距离可达到30米，满足TTL电平要求，最高时钟频率为50MHz。
整个电路设计主要分为四部分：电源部分设计(包括底层设计)、时钟部分设计、逻辑部分设计和接口部分设计。
对于减小系统噪声，电源的管理是首要的。首先采用高性能DC-DC进行电能的转换，把有纹波输出的直流电源隔离。
控制电路中并不是单电源供电的，对于缓冲电路是采用5V供电，对于可编程器件采用3.3V和1.5V供电，因此还需要两个LDO对电压进行变换。
对于外部时钟部分，电路中采用了精度小于30ppm的3.3V晶振，给可编程器件提供时钟源。由于可编程逻辑器件内置锁相环，可以保持与外部时钟的同步，同时还可满足倍频需要，可编程逻辑器件还内置全局时钟总线，可满足逻辑的同步建立。
为了驱动外部TTL设备，控制系统采用了可编程逻辑器件和高速CMOS器件进行缓冲，为了实现长距离传输，还需对输出信号进行终端匹配。接口部分指的是接插件，接插件具有较大的引线电感，很容易造成信号传输线的阻抗不匹配，因此需要做好屏蔽才能减少EMI问题。
为了提高整体性能和增强抗ESD能力，电路采用四层PCB板设计。四层板的排列为：第一层为元件层和重要信号布线层，第二层为地层，第三层为电源层，第四层为一般信号布线层。第一层紧邻地层，可对信号回路提供最好的耦合，因此应布最重要的信号线，同时为了减小引线电感，顶层器件全部选用表贴器件。
另外，时钟在进行布线时不应有层间跳变，因为每个通孔会产生1～3nH的电感，这一走线电感可能引起信号完整性问题以及阻抗不匹配和潜在的RF辐射，对高频系统都可能产生负面的影响。
电路的逻辑部分设计
逻辑部分主要包括逻辑输入、逻辑输出、数据缓冲和终端匹配4个部分，逻辑的产生靠可编程逻辑器件来完成，由于产生的是低压逻辑信号，因此需要高速CMOS器件进行缓冲，来驱动控制设备。
1.逻辑输入
对于低电压可编程逻辑器件来说，如果输入信号电平偏高，通常在信号输入端串接一限流电阻，阻值根据具体器件和电压差而定，对于此设计电路来说，输入信号为标准TTL信号，而可编程逻辑器件输入电平最大为3.3V兼容，因此在输入信号与可编程器件之间串接一个100欧姆电阻进行限流，以保证可编程器件的使用安全。
2.逻辑输出
为了保证输出的同步性，在可编程逻辑器件内部，对输出信号做了锁存。同时，可编程逻辑器件内部的布线也是很复杂的，通常器件厂家总是公布对逻辑布线进行了很大的升级、改进，但仍然有很大的提升空间，因此，通过人为的逻辑控制以及内部的布局控制，对于改善信号输出性能会带来一定的改善。这就好比很多PCB厂商，虽然软件本身的自动布线功能一再改善，但多数情况下还是达不到完全理想的性能，还需手工修改进行补偿。
3.数据缓冲
可编程逻辑器件只是实现了逻辑关系的产生，但输出的数据驱动能力和传输距离都受到了很大的限制，因此还需要加数据缓冲来对控制设备的驱动。设计中采用高速CMOS器件进行数据缓冲，具有高扇出电流、高速、功耗低等特点，但此控制电路控制信号传输距离为30米，以此需要将TTL转为差分控制，接收端在将差分信号转为TTL信号，即可实现高速远距离的控制。
4.终端匹配
对于差分传输，1M频率的信号通常可传输90米作用，但为了保证信号的完整性，通常在差分接收端加120欧姆平衡电阻，同时在信号线上串接一匹配电阻。本设计根据实际需要选用51欧姆匹配电阻，不同的情况需要做调整。
电路的接口部分设计
电路的接口部分采用DB型插头进行差分信号的传输，差分信号在传输时不容易辐射干扰，但由于阻抗不匹配造成的干扰还是可能产生误码的。插头采用弯针焊接到PCB上，弯针和焊接孔将会产生一定的电感，造成传输路径的不匹配，由于阻抗不匹配造成信号在接插件处反射，对后面一级控制系统产生EMI。将接插头的外壳接到数字地，在接到系统地的低阻抗回路就会对接插头处的反射噪声信号提供一个低阻抗回路，从而减小对下一级电路的影响。当然，主要的消除措施是在接收端加终端匹配。
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