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芯片设计如何一蹴而就
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产品概述：
编辑语：芯片设计随着制程节点而越来越复杂，任何一个小的失误都会浪费数百万的美金。有什么办法解决这个问题吗？Electronic News和Electronic Business与众多业界人士讨论了设计中的可预测性，包括：Jim McCanny, Altos Design Automation的CEO; Thomas Quan, deputy director of TSMC’s EDA & Design Service Marketing Program; Adnan Hamid, CEO of Breker Verification Systems, and Chenmin Hu, president of Anchor Semiconductor。Q：本导体设计在第一次就取得正确的结果似乎很少见。为什么呢？
Quan：部分问题涉及到功能的正确性，当拿到一个设计样片，你需要测试并得到正确的输出；其次是参数，它代表性能，设计要达到时序和功耗的指标。我们能够提供正确的SPICE格式和DFM的模型，所以设计者可以将它们包含入设计中。有时他们会测试模块，并且会有一个预
期可以达到的指标。所有的仿真和分析结束后，设计者会认为他们可以达到目标。但是当芯片回来后，总是会有偏差。有时它功能还是正确的，有时功能也不正确。我们的目标是为EDA工具和方法学提供足够正确的数据，使得设计者甚至在流片前就得到与预期相符的设计。
McCanny：一举中的的问题在工艺发展中已经存在很多年了。
Q：但是现在犯错的成本更加昂贵，对吗？
McCanny：是的，而且第一次就取得正确结果的可能在减小。这与很多因素相关。我们试图解决问题的办法是采用边界模型，它们是只有在极端情况下才会发生的角模型，然后你会试图依此来设计。这种方式在以前的工艺中很不错，但是这些设定的限制因素只可以保证满足时序。假定你达到了性能要求，但只满足时序还是不够的。你还要考虑泄漏功耗问题，如果你在某一方面设定太多的限制，那么在另一层面就会无法达到要求。这不仅仅是设计一个可工作的芯片，它还必须有应用市场。如果它功能正确也达到了时序要求，它还是有可能不符合功耗要求。你必须做出折衷，最终的结果就是角模型不再适用。
Hu：在后端设计上我们已经做了些工作。在更高的工艺节点上有一个重要的问题，当你生产45nm或32nm芯片时，193nm的stepper光刻机的波长不受控。在制造方面，已经有很多问题发生。有了光学邻近效应校正，当你要将最终的图形上硅片时它是可预测的。否则会有很多的布线因为波长问题而断裂。在晶圆厂方面，像TSMC等公司已经做了很多工作来保证这些预测。
Hamid：可预测性的问题很大。芯片开发很昂贵而市场竞争激烈，你的失误就是别人的成功。我们有从RTL到Layout很成熟的流程。可预测性主要在于后端，与从layout到生产工艺相关，前端主要是进行功能验证。我们将70%的精力放在验证上，但仍然会由于失误而导致至少3/4的芯片需要重新布线。这些都会对可预测性构成累积的影响。
Q： 对于这些问题有解决办法吗？
Quan：作为一个产业链，设计公司、EDA公司、服务公司和晶圆厂必须一起努力来解决问题。像Jim谈到的，如今一个很重要的方法，尤其对于数字芯片是采用角模型，以此来预测最差情况，但是当所有情况都设定为边界值时你实际上是过设计。对于ASIC方法学，我们目前在研究静态模型。过程中可靠性的描述采用带不同分布的真实的统计的方式，对于后端，你所认为的图形经过光刻后会有所不同。这会影响到最终电路吗？也许还不会。但是随着制程的精细，这样的图形最终在电特性上会有偏差。因此，对于混合和模拟芯片的设计来讲，预测最终图形的能力，以及尽早在设计、时序模型或SPICE网表中考虑这种影响的能力很重要。
McCanny：我不认为我们可以解决这个问题，这个问题在呈指数级的变大。我们可以做的就是尽量减小失误的风险。没有完美的方案，但是可以通过改进来提高在第一次或第二次就成功的可能性。在一个无序的年代里，充满了随机性，唯一可参考的就是统计数据。因此想要提高首次成功的可能性你必须制定一个计划，而不是不断的发出疑问。这是一个思想的转变，而我们必须改变我们的流程。
Hu：方案必须由晶圆厂、EDA公司和设计者共同提出。晶圆厂必须提出一些模型，比如TSMC拥有的DFM数据kit。
Hamid：通常我们关于预测性的问题主要在于我们不能对边界情况建模，也无法测试。解决的办法是得到更多消息并加入系统中，从制程中提取信息并反馈到流程中需要很多的工作。
Q：但是对于前端和后端设计中众多的数据如何进行整理呢？
